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LMK04208NKDT

Texas Instruments 时钟发生器，PLL，频率合成器

更新日期：2024-04-01 00:04:00

LMK04208NKDT

Texas Instruments 时钟发生器，PLL，频率合成器

产品简介：具有 6 个可编程输出的超低噪声时钟抖动消除器

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LMK04208NKDT 供应商

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LMK04208NKDT 中文资料属性参数

  • 现有数量：154现货10,000Factory
  • 价格：1 : ￥114.40000剪切带（CT）250 : ￥84.44512卷带（TR）
  • 系列：PLLatinum?
  • 包装：卷带（TR）剪切带（CT）Digi-Reel? 得捷定制卷带
  • 产品状态：在售
  • 类型：-
  • PLL：是
  • 输入：LVCMOS，LVDS，LVPECL
  • 输出：LVCMOS，LVDS，LVPECL
  • 电路数：1
  • 比率 - 输入:输出：2：7
  • 差分 - 输入:输出：是/是
  • 频率 - 最大值：1.536GHz
  • 分频器/倍频器：是/无
  • 电压 - 供电：3.15V ~ 3.45V
  • 工作温度：-45°C ~ 85°C
  • 安装类型：表面贴装型
  • 封装/外壳：64-WFQFN 裸露焊盘
  • 供应商器件封装：64-WQFN（9x9）

产品特性

  • 超低的均方根值 (RMS) 抖动性能111fs，RMS 抖动（12kHz 至 20MHz） 123fs，RMS 抖动（100Hz 至 20MHz）
  • 111fs，RMS 抖动（12kHz 至 20MHz）
  • 123fs，RMS 抖动（100Hz 至 20MHz）
  • 双环路 PLLatinum锁相环 (PLL) 架构
  • PLL1集成低噪声晶体振荡器电路 输入时钟丢失时采用保持模式 自动或手动触发/恢复
  • 集成低噪声晶体振荡器电路
  • 输入时钟丢失时采用保持模式 自动或手动触发/恢复
  • 自动或手动触发/恢复
  • PLL2标准化锁相环 (PLL) 噪底为 –227dBc/Hz 相位检测器速率最高可达 155MHz OSCin 倍频器 集成低噪声压控振荡器 (VCO)或外部 VCO 模式
  • 标准化锁相环 (PLL) 噪底为 –227dBc/Hz
  • 相位检测器速率最高可达 155MHz
  • OSCin 倍频器
  • 集成低噪声压控振荡器 (VCO)或外部 VCO 模式
  • 两个具有 LOS 的冗余输入时钟自动和手动切换模式
  • 自动和手动切换模式
  • 50% 占空比输出分配，1 至 1045（偶数和奇数）
  • 6 路低电压正射极耦合逻辑 (LVPECL)、低压差分信令 (LVDS) 或低电压互补金属氧化物半导体 (LVCMOS) 可编程输出
  • 数字延迟：固定或可动态调节
  • 模拟延迟控制（步长为 25ps）
  • 7 路差分输出；最高可达 14 路的单端输出多达 6 个 VCXO/晶振缓冲输出
  • 多达 6 个 VCXO/晶振缓冲输出
  • 时钟速率高达 1536MHz
  • 0 延迟模式
  • 加电时 3 个缺省时钟输出
  • 多模式：双 PLL、单 PLL 和时钟分配
  • 工业温度范围：-40°C 至 +85°C
  • 3.15V 至 3.45V 工作电压
  • 64 引脚超薄四方扁平无引线 (WQFN) 封装 (9.0mm × 9.0mm × 0.8mm)
  • 数据转换器计时
  • 无线基础设施
  • 网络、同步光纤网 (SONET) 或同步数字体系 (SDH)、数字用户线路接入复用器 (DSLAM)
  • 医疗、视频、军事和航天领域
  • 测试和测量

产品概述

LMK04208 器件是一款高性能时钟调节器，具备出色的时钟抖动消除、生成和分配 等高级功能， 能够充分满足新一代系统要求。双环 PLLatinum架构利用低噪声 VCXO 模块能够实现 111fs RMS 抖动（12kHz 至 20MHz）或采用低成本外部晶振及变容二极管实现低于 200fs 的 RMS 抖动（12kHz 至 20MHz）。双环架构由两个高性能锁相环 (PLL)、一个低噪声晶体振荡器电路以及一个高性能压控振荡器 (VCO) 构成。第一个 PLL (PLL1) 具有低噪声抖动消除器功能，而第二个 PLL (PLL2) 执行时钟生成。PLL1 可配置为与外部 VCXO 模块配合使用，或与具有外部可调晶体和变容二极管的集成式晶体振荡器配合使用。当应用于很窄的环路带宽时，PLL1 使用 VCXO 模块或可调晶体的优异近端相位噪声（偏移低于 50kHz）清理输入时钟。PLL1 的输出将用作 PLL2 的清理输入参考，以锁定集成式 VCO。可对 PLL2 的环路带宽进行优化以清理远端相位噪声（偏移高于 50 kHz），集成式 VCO 优于 VCXO 模块或 PLL1 中使用的可调晶体。
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LMK04208NKDT 电路图

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